11.3.5  创建顶层电路原理图文件

11.3.5 创建顶层电路原理图文件

在这里之所以要创建原理图文件，是为了让读者了解复杂电路的FPGA设计方法。当然，读者也可以单独使用VHDL文件完成一个FPGA工程的设计，由VHDL设计文件生成图纸符号，其余电路原理图文件的创建与前面章节中介绍方法的完全相同。

1）在“RS232_HTTP_Enabled.PrjFpg”上右击，在弹出的快捷菜单中选择“给工程添加新的”→“Schematic”（原理图）命令，则在工程中出现了一个电路原理图文件，默认名为“Sheetl.SchDoc”。

2）在“Sheetl.SchDoc”上右击，在弹出的快捷菜单中选择“保存为”命令，选择合适路径保存该文件，并重新命名为“RS232_HTTP_Enabled.SchDoc”。

3）按照前面有关章节中的介绍，完成该电路原理图相关参数的设置。

4）选择“设计”→“HDL文件或图纸生成图纸符号”命令，系统将弹出图11-29所示的“Choose Document to Place”（选择放置文件）对话框。

图11-29 打开“Choose Document to Place”（选择放置文件）对话框

5）在该对话框中选择文件“dual_ram_if.vhd”，单击“OK”按钮。此时，由VHDL设计文件生成的图纸符号出现在原理图上，如图11-30所示。

图11-30 图纸符号

6）双击所放置的图纸符号，系统将弹出相应的对话框来设置图纸符号属性，取消“参数”选项卡中参数显示，如图11-31所示。(https://www.daowen.com)

图11-31 设置图纸符号属性

电路指南——图纸符号

7）按照相同的操作，在原理图中放置其余图纸符号，并进行相关设置，结果如图11-32所示。

图11-32 放置图纸符号

在顶层电路原理图中，除了由VHDL源文件所生成的图纸符号以外，还需要放置其他的元件。元件的放置方法与在普通电路原理图中一样。只是为了后续的仿真操作，在这里所放置的元件应具有仿真属性，或者是在VHDL库文件中存在的VHDL库元件。

完成了元件、端口的放置及参数的设置以后，调整它们之间的相互位置，根据设计要求，可以使用导线、总线或者网络标签完成电气连接。连接好的电路原理图如图11-33所示。

只有在FPGA工程的设计中，才能使用总线端口代表一组联系紧密的电路端口，并且使用总线进行电气连接。这一点与普通电路原理图的设计是不同的。

图11-33 连接好的电路原理图