11.3.7  创建VHDL测试文件

在使用VHDL语言进行FPGA设计的过程中，仿真是必不可少的阶段。通过仿真，可以完成对可编程逻辑器件内部电路的测试。Altium Designer 13对此类FPGA工程的仿真需要涉及两个文件，一个是关于整个工程的VHDL测试文件（VHDL Testbench Document），另一个是关于原理图中各个元件的VHDL行为描述文件。

VHDL测试文件是一种用来描述顶层电路需要运行的一系列仿真测试的VHDL源文件，它不包含在任何网络表文件和层次结构文件中。下面为前面绘制的顶层电路原理图建立一个VHDL测试文件，其操作步骤如下。

1）选择“文件”→“New”→“Other”→“VHDL TestBench”（VHDL测试）命令，创建一个VHDL测试文件，默认名为“VHDL Testbenchl.VHDTST”，显示在“Projects”（工程）面板中。(https://www.daowen.com)

2）在“VHDL Testbenchl.VHDTST”上右击，在弹出的快捷菜单中选择“保存为”命令，选择合适的路径保存该文件，并重新命名为“Test_vgacfg.VHDTST”。

在创建VHDL测试文件的同时，系统进入了VHDL的文本编辑环境。在该环境中可以编辑测试文件，如图11-36所示。

图11-36 VHDL的文本编辑环境