11.3.9  FPGA工程的编译

11.3.9 FPGA工程的编译

在整个FPGA工程的编译过程中，系统先编译所有的库文件，然后编译用户所设计的源文件。而对于电路原理图文件，仿真器会先将其转换为相应的VHDL文件，然后再编译。

1）打开当前工程“RS232_HTTP_Enabled.PrjFpg”中的任意文件，选择“工程”→“Compile Document”（编译文件）命令，系统对该电路文件进行编译。

2）编译完成后，在“Messages”（信息）面板中列出了编译的详细信息，如图11-40所示。电路显示层次原理树形结构，如图11-41所示。

图11-40 “Messages”面板(https://www.daowen.com)

图11-41 电路编译结果

3）选择“仿真器”→“Simulate with Aldec OEM Simulator”（Aldec OEM仿真）→“RTL of VGAIF in vgacfg.VHD”命令，系统开始编译整个工程。编译完成后，系统自动在当前工程下添加一个“Generated”文件夹，里面放置了与两个原理图同名的VHDL文件——“RS232_HTTP_Enabled.VHD”和“vgacfg.VHD”，如图11-42所示。

图11-42 编译后的VHD文件