7.3.1 FPGA典型开发流程
FPGA的典型开发流程就是利用EDA开发软件和编程工具对FPGA器件进行开发的过程，如图7-7所示。FPGA的典型开发流程包括功能定义/器件选型、设计输入、功能仿真、综合优化、综合后仿真、实现布局布线、时序仿真、板级仿真与验证及器件编程与调试等主要步骤。
1）功能定义/器件选型
在FPGA设计项目开始之前，必须有系统功能的定义和模块的划分；同时，需要根据任务要求如系统的功能和复杂度，对工作速度和器件本身的资源、成本及连线的可布性等方面进行权衡，选择合适的设计方案和器件类型。一般采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。
2）设计输入
设计输入一般是指将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用方法有硬件描述语言（HDL）和原理图输入方法等。原理图输入方法是一种最直接的描述方式，将所需的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但是效率很低且不易维护，不利于模块的构造和重用。其最主要的缺点是可移植性差，当器件升级后，所有的原理图都需要做一定的改动。
目前，应用最广的是HDL输入法，分为普通HDL输入法和行为HDL输入法。普通HDL输入法适用于简单的小型设计，行为HDL输入法适用于大中型工程中，主流语言是Verilog HDL和VHDL。这两种语言都是IEEE的标准，其共同的突出特点有：语言与器件工艺无关，有利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。
图7-7 FPGA的典型开发流程示意图
实际开发中，也可以用HDL为主、原理图为辅的混合设计方式，以发挥两者的各自特色。
3）功能仿真
功能仿真也称为前仿真，是指在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量，仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。
4）综合优化
综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。综合优化将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成标准的门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合优化所要求的风格。
5）综合后仿真
综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，就需要回溯到综合后仿真来确认问题之所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。
6）实现布局布线
布局布线是指利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能链接的布线通道进行连线，并产生相应文件。实现是指将综合生成的逻辑网表配置到具体的FPGA器件上，布局布线是其中最重要的过程。布局布线将逻辑网表中的硬件原语和底层单元合理配置到器件内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间做出选择。布线根据布局的拓扑结构，利用器件内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA器件生产商对器件结构最为了解，所以布局布线必须选择器件生产商提供的工具。
7）时序仿真
时序仿真也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规。时序仿真包含的延迟信息最全也最精确，能较好地反映器件的实际工作情况。由于不同器件的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险，是非常有必要的。
8）板级仿真与验证
板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都通过第三方工具进行仿真和验证。
9）器件编程与调试
设计的最后一步就是器件编程与调试。器件编程是指将产生的Bit类型文件下载到FPGA器件中。